机译:使用数字乘法延迟锁定环的时钟乘法技术
Intel Corporation, Hillsboro, OR, USA|c|;
1-bit TDC; Calibration-free; DPLL; TDC-oscillator tradeoff; clock multiplier; delta-sigma DAC; deterministic jitter; digital MDLL; digital PLL; digital loop filter; digitally-controlled oscillator (DCO); jitter; multiplying delay-locked loop (MDLL); phase-locked loop (PLL); power efficient; power supply noise; reference spur; ring oscillator; supply noise sensitively; time-to-digital converter (TDC); transfer function; voltage controlled oscillator (VCO);
机译:分数-
机译:使用脉宽比较器和双注入技术的2.4GHz 1.5mW数字乘法延迟锁定环路
机译:基于延迟锁定环的新型CMOS时钟乘法器
机译:基于乘法锁相环的时钟发生器
机译:用于多个时钟相位/延迟生成的延迟锁定环路。
机译:用于闭环模式匹配控制的MEMS陀螺仪数字校准技术
机译:全数字延时锁定环路用于3D-IC模芯时钟同步