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【24h】

Fault-tolerant architecture in a cache memory control LSI

机译:高速缓存存储器控制LSI中的容错架构

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摘要

A real-time degradable four-way set-associative cache memory control (CMC) LSI is described. Three kinds of errors, address parity error, comparator error, and multihit error, can cause functional degradation by killing the associative unit corresponding to the fault detection. The parity generator and the double comparator have no effect on the timing-sensitive path delay because of the parallel configuration of the circuits. The multihit detector occupies about 16% of the propagation delay of the critical path, from the external address input to the hit/miss output.
机译:描述了实时可降解四路组关联高速缓冲存储器控制(CMC)LSI。地址奇偶校验错误,比较器错误和多击错误是三种错误,它们可能会由于杀死与故障检测相对应的关联单元而导致功能下降。由于电路的并行配置,奇偶校验发生器和双重比较器对时序敏感的路径延迟没有影响。从外部地址输入到命中/未命中输出,多次命中检测器占据关键路径传播延迟的大约16%。

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