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Formalization of UML state machines using temporal logic

机译:使用时间逻辑对UML状态机进行形式化

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摘要

The main purpose of this paper is to approach the use of formal methods in computing. In more specific terms, we use a temporal logic to formalize the most fundamental aspects of the semantics of UML state machines. We pay special attention to the dynamic aspects of the different operations associated with states and transitions, as well as the behaviour of transitions related with composite states. This, to the best of our knowledge, has not been done heretofore using temporal logic. Our formalization is based on a temporal logic that combines points, intervals, and dates. Moreover this new temporal logic is built over an innovative and simple topological semantics, which simplifies the metatheory development.
机译:本文的主要目的是探讨在计算中使用形式化方法的方法。更具体地说,我们使用时间逻辑来形式化UML状态机语义的最基本方面。我们特别注意与状态和过渡相关的不同操作的动态方面,以及与复合状态相关的过渡的行为。据我们所知,迄今为止尚未使用时间逻辑来做到这一点。我们的形式化基于结合点,区间和日期的时间逻辑。而且,这种新的时间逻辑建立在创新且简单的拓扑语义之上,从而简化了元理论的发展。

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