VHDL es ante todo un lenguaje de simulación dirigida por eventos discretos, además de permitir la descripción de hardware, así como el mantenimiento de la base de datos correspondiente a dicha información. La estrategia de simulación en que se basa es la de procesos comunicantes. El flujo de control del simulador, basado en el δ-delay, permite la descripción de sistemas tanto combinacionales como secuenciales. VHDL'87 se podía considerar un lenguaje determinista, pero la introducción de las variables compartidas en VHDL'92 incorpora un nuevo modelo temporal, zero-delay, superpuesto al δ-delay. La independencia del lenguaje respecto a la implementación del simulador queda totalmente en entredicho y por tanto la portabilidad de las descripciones se verá afectada en el futuro. Como contrapunto, estas nuevas descripciones permitirán elevar el nivel de abstracción de VHDL y así mejorar la adecuación de este lenguaje para la descripción de sistemas electrónicos. Junto con la evolución del propio VHDL, también están evolucionando las herramientas de síntesis. Hoy estas herramientas admiten una descripción algorítmica del sistema electrónico que se quiere sintetizar, de forma que a partir de dicha entrada, son capaces de realizar una correspondencia con una determinada realización en hardware. Cada vez es mayor la tendencia a utilizar una sintaxis para síntesis similar a VHDL, aunque evidentemente para ello cada herramienta de síntesis tiene que definir su propia semántica. La correspondencia que VHDL establece entre cada descripción y un sistema de procesos comunicantes que permitan su simulación entra en colisión con cualquier posible correspondencia entre dicha descripción y una posible implementación hardware.
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