基于VHDL-AMS语言的电路建模与仿真

摘要

为保证产品研制成功，虚拟样机的建立十分必要。通过虚拟样机仿真可以在产品研制初期发现设计缺陷并加以改进，从而提高产品可靠性，在虚拟样机仿真过程中，信息处理系统的仿真工作存在一个需要解决的难点，即数模混合器件SPICE仿真模型的不完备性，利用VHDL- AMS语言对混合信号系统结构和行为的描述能力，在SPICE模型缺乏的情况下，自建了器件模型，解决了电路仿真中遇到的建模难题，证明用VH-DL - AMS语言建模的方法对完成系统“自顶向下”的仿真十分有效。