机译:基于模型的设计和部署的模块化Vedic乘法器架构在FPGA平台上
Univ Parma Dept Engn & Architecture Parco Area Sci 181-A I-43124 Parma Italy;
Univ Parma Dept Engn & Architecture Parco Area Sci 181-A I-43124 Parma Italy;
FPGA; Model-based design; HDL code; Simulink; Multiplier;
机译:基于VEDIC乘法器和可逆逻辑门的基于FPGA的64位MAC单元的设计与实现
机译:基于不同的I / O标准和技术的热意识节能VEDIC乘法器设计,用于FPGA的绿色无线通信
机译:基于输入/输出缓冲器的Vedic乘法器设计,用于28nm FPGA上的热感知节能数字信号处理
机译:优化的32位Vedic乘法器和正方形架构的设计和FPGA实现
机译:基于FPGA的平台,用于测试和分析微处理器体系结构技术:设计,实现和使用。
机译:地址生成单元的模块化架构适合在FPGA上实时处理MR数据
机译:基于ROI基于ROI的DWT设计方法,在FPGA平台上使用Vedic和Wallace树乘法器