机译:异步FPGA中使用容错的动态部分重配置的设计和评估
Anna Univ Dept Elect & Commun Engn CEG Campus Chennai 600025 Tamil Nadu India;
FPGA; DPR; Fault tolerance; Synchronous and asynchronous clock system;
机译:动态局部重配置设计流程,用于减轻FPGA中的永久性故障
机译:使用动态重新配置和虚拟覆盖的FPGA在线容错
机译:使用动态部分重新配置设计下一代FPGA的可重构网络的设计
机译:利用FPGA的动态部分重配置在尖峰神经网络中实现稳态容错
机译:设计修改和平台实现过程,用于支持FPGA应用程序的动态部分重配置。
机译:叙事理解过程中默认模式网络的动态重新配置
机译:利用FpGa动态部分重配的尖峰神经网络的稳态容错