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机译:16 nm CMOS设计中减少静电泄漏的新技术
Amity University Noida Uttar Pradesh India;
Dual oxide; dual threshold; gate leakage; subthreshold leakage; static power;
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:采用65 nm超低功耗CMOS技术的1.1 GHz 12μA/ Mb泄漏SRAM设计,并具有针对移动应用的集成式减少泄漏功能
机译:采用65 nm超低功耗CMOS技术的1.1 GHz 12 $ mu $ A / Mb泄漏SRAM设计,具有针对移动应用的集成式泄漏减少功能
机译:SRAM存储器电池泄漏减少设计技术65 nm低功耗PD-SOI CMOS
机译:宽比特CMOS纳米加法器拓扑与应用的泄漏减少技术之间的性能折衷。
机译:降噪技术及其对光子计数CMOS图像传感器的缩放效果
机译:低功耗CmOs电路设计中亚阈值泄漏减少技术