机译:基于游标的时间数字转换器的全数字自校准方法
Department of Electrical and Computer Engineering, University of Windsor, Windsor, Canada;
Calibration; Vernier delay line (VDL); delay lines; phase-locked loop (PLL); time-to-digital converter (TDC);
机译:基于PVT的不敏感的基于游标的时间数字转换器,具有扩展的输入范围和高精度
机译:基于时间的全数字ΔΣΔΣ时间数字转换器,带有预偏斜双向门控延迟线时间积分器
机译:一个7-GHz快速锁两步时间到数字转换器的全数字DLL
机译:基于单片游标的时间数字转换器,带有双PLL用于自校准
机译:高分辨率多级时间数字转换器。
机译:具有高分辨率TOF PET的具有时间数字转换器线性校准的精确定时对准方法
机译:基于结构化数据路径的全数字时间到数字转换器设计方法