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机译:基于中间消息压缩技术的低功耗LDPC码解码器架构
Dept. of Computer Science, Waseda University, Tokyo, 169-8555 Japan;
low-density parity-check code; message-passing algorithm; in termediate message compression technique; clock gated shift register for intermediate message;
机译:非二进制LDPC码的基于低复杂度可靠性的消息传递解码器体系结构
机译:基于加速消息传递时间表的高效LDPC解码器架构
机译:基于循环MDS码和低复杂度非二进制消息传递解码算法构造的非二进制LDPC码
机译:用于IEEE 802.11n LDPC码的LDPC解码器实现的低功耗分层解码架构
机译:使用基于图的技术优化和解码LDPC码。
机译:植入式神经解码器的仿生自适应算法和低功耗架构
机译:基于令牌环架构的低功耗QC-LDPC解码器