配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価

摘要

In the design of integrated circuits, it is important to design or choose algorithms according to the requirements such as the computation time and area. In the conservative logic circuit model, the computation time of hardware algorithms are evaluated by the circuit depth, and the wire delay has been ignored. However, with the recent miniaturization of the integrated circuits, the wire delay become significant and cannot be ignored relative to the delay of the logic elements. Therefore, the more realistic circuit model considering the wire delay is necessary. In this report, we propose a circuit model which assumes that the wire delay depends on its length. We evaluate computation time of several hardware algorithms. As a result, we could find that the effect of the wire delay grows in the circuit with small circuit depth.%集積回路設計において，計算時間や面積などの要求に応じてハードウェアアルゴリズムを設計，選択することが重要となる．従来のハードウェアアルゴリズムの評価では，配線遅延を無視し，回路の段数により計算時間を評価する回路モデルが使用されていた．しかし，集積回路の微細化に伴い，論理素子の遅延に対して配線遅延が相対的に増加しており，配線遅延を考慮した，より現実に即した回路モデルが必要であると考えられる．本稿では，配線長に依存する配線遅延を仮定した回路モデルを提案し，種々のハードウェアアルゴリズムについて，計算時間を評価する．評価により，段数の小さい回路ほど配線遅延の影響が大きくなるという結果が得られた．