タイミング・フォールト耐性を持っクロッキング方式

摘要

半導体の微細化に伴い，素子ごとのランダムなバラつきの影響が大きくなっている.素子性能がバラつくと，歩留まりが低下するほか，従来のワースト・ケースに合わせた設計では遅延の見積もりが悲観的になりすぎる.そこで，実際に近い遅延に基づいた設計を行うため，タイミング・フォールトへの対策が重要となる.本研究では，タイミング・フォールト耐性を持つクロッキング方式を提案する.回路をショート・パスとクリティカル・パスに分離することで，1ステージあたり最大で1.5サイクルの遅延を許容できるようになり，2相ラッチのようなタイム・ボローイングによって遅延を補償する.また，DVFSへの制約を追加することで低周波数での動作も保証する.%As the feature size of LSI becomes smaller, random variation between the elements becomes less negligible. One consequence of the variation is that it will decrease the yield. Another consequence is that the conventional LSI design based on worst-case estimation will be too pessimistic. The future LSI designing must expect large delay variances, or possible timing-fault. In this paper, we propose a timing-fault-tolerant clocking scheme. Our method separates the circuits to short paths and critical paths. The circuits will be allowed up to 1.5 clock cycle delays per stage; the delays will be compensated by time-borrowing, a mechanism used in two-phase latch system. We also assure our method to operate at low frequency by adding constraints to DVFS.