高耐圧1.2-μm CMOSプロセスを用いた超高速ビデオカメラ用CCD電源チップの設計

摘要

We have been developing a ultra-high-speed camera by an in-situ storage image sensor (ISIS) with slanted linear CCD storage capturing 100 to 150 consecutive images at a frame rate of 100 Mfps. The CCD chip of mis camera has a 8 V maximum voltage supply source and a 5-nF maximum load capacitance per CCD clock. The goal of this study is to design a prototype power supply chip generating the clock, based on a 1.2μm CMOS/SOI process having breakdown Voltages of almost 32 V. At first, we fit a set of LEVEL2 model parameters into the measured MOSFET current-voltage characteristics for a bulk type 1.2-um CMOS process, and then only modify the substrate doping from a non-uniform diffusion profile with a channel doping to the uniform diffusion profile of the same channel doping along the direction of rather deep SOI substrate. As we try to make the substrate terminal to be non-floating and design a compact layout in order to reduce the resistance value of substrate interconnection, we optimize the size of unified-CBiCMOS buffer circuit for a high speed and low energy operation of lateral npn- and pnp-BJTs. Circuit simulation using 1.2μm LEVEL-2 model parameters for the MOSFETs and a current gain of β_F= 100 for the BJTs reduced the delay time of the unified-CBiCMOS buffer circuit by approximately 1/10 and slightly increased the energy of that by 103 %, compared to that for an equivalent two-stage CMOS inverter circuit designed on the basis of logical effort for driving a load capacitance of 5-nF at V_(dd) = 8 V. Because the power supply chip with the unified-CBiCMOS buffer circuit can drive the CCD chip at a frame rate of only 8 Mfps for the 5-nF load capacitance, we need further contraptions.%斜行直線CCD型メモリーを備える画素周辺記録型撮像素子（ISIS）で100から150の連続画像を1億枚／秒の速度で撮影する超高速ビデオカメラの開発を行っている．システムの電源電圧は最大8Vであり，電源チップはCCDチップのクロック当り最大5-nFの負荷容量を駆動する.本研究では，約32Vの絶縁破壊電圧をもつSOI型1．2-μm CMOS／プロヤスに基づき，クロックを生成する電源チップの設計を目指す．バルク型1．2-μm CMOSプロセスのMOSFET電流一電圧特性の実測値に合わせたLEVEL2モデル・パラメータに対し，そのチャネル不純物濃度が深さ方向にそのまま変わらない同プ豆セスを想定した．基板はノンフローティングにし，そのコンタクト抵抗が小さくなるようにレイアウトを工夫し-，横型のnpn-或いはpnP-BJTを活性化する統合CBiCMOSバッファ回路により大きな負荷を駆動する．回路シミュレーションの結果，電源電圧が8Vで負荷容量が5-nFの場合，β_Fを100とした統合CBiCMOSバッファ回路は，フアンアウト4の2段CMOSインバータに比べ，遅延時間が約1／10となり，エネルギーは約101％と僅かに上回っている．5-nFの負荷客量に対し最大8MHzでしか動作しないので，さらに新しい工夫が必要とされている．