冗長アルゴリズム逐次比較近似ADCでのコンパレータ・オフセットのデジタル補正技術

摘要

この論文では，冗長アルゴリズムを用いることで逐次比較近似（SAR）ADCの低消費電力化を実現できる方式を提案する．そこではデジタル誤差補正を行うことでアナログ校正が不要になる．（1）冗長アルゴリズムSARADCで2つのダイナミック・コンパレータをもち，逐次比較のステップの前半で低消費電力・高ノイズ，後半で高消費電力・低ノイズのコンパレータを用いる．前半でのステップでのノイズによるコンパレータ誤判定，2つのコンパレータのオフセット・ミスマッチ間の影響は冗長アルゴリズムによるデジタル演算で補正できる．通常のSARADCの全てのステップで高消費電力・低ノイズのコンパレータを使用する場合に比べて低消費電力化が図れる．（2）低消費電力化が図れる電荷共有2進SARADCでは，コンパレータのオフセットによりADC全体の線形性が劣化する．ここでは冗長アルゴリズムSARADCを用いることでこのオフセットの影響がデジタル補正できることを示す（オフセットのアナログ校正は必要ない）．（3）また（1），（2）を組み合わせて，ダイナミック・コンパレータ2個で電荷共有SARADCを冗長アルゴリズムを用いて実現することで，さらに低消費電力化する．%This paper describes techniques for creating a low-power SAR ADC with an error-correcting non-binary successive approximation algorithm:(1) We propose a non-binary SAR ADC with two dynamic comparators; a low-power high-noise comparator for the first conversion stages, and a second comparator with lower noise but higher power consumption for the last stages. Comparator decision errors - due to the high noise of the first conversion stages, and offset mismatch between the two comparators - are digitally corrected by the error-correcting non-binary successive approximation algorithm.rn(2) For realizing low power consumption, a charge-sharing SAR ADC using a binary successive approximation algorithm would be attractive. However the comparator offset in the ADC degrades the ADC linearity, and this offset is usually calibrated by an analog method. Here we propose a charge-sharing SAR ADC with an error-correcting non-binary algorithm, and with digital correction of comparator offset, so that analog calibration is not required.rn(3) We also propose a non-binary charge-sharing SAR ADC with two dynamic comparators, which is the combination of (1) and (2). This makes further low power implementation possible without analog calibration.