PCI-Expressに接続されたFPGAによる並列ループの効果的処理手法

摘要

As FPGAs with a PCI-Express Interface appear in the market, the data transter speed between an FPGA and other units, such as CPUs and Memories, is increased However, if the HW execution time is longer than the data transfer time, the data transfer is suspended to wait the HW execution. Therefore, the data transfer speed decreases. In this paper, we propose a ReST which can process a data parallel loop using an FPGA without suspending the data transfer. We present a ReST framework, which generates the HW structure of the ReST. As a result of performance evaluation, we show that the ReST structure using the ReST framework performs well in terms of the Hi-speed data transfer and the the HW execution on the FPGA.%PCI-Expressインターフェイスを搭載するFPGAの登場により，CPUやメモリとFPGA間のデータ転送速度が高くなった.しかしながら，HWの実行時間がデータ転送時間より長い場合，データ転送を一時停止させる必要がある.その結果，データ転送速度の低下を招くことになる.そこで，本稿では，データ並列性をもつループを対象とし，高いデータ転送速度を維持してFPGAでHW処理を行うReSTとReSTフレームワークを提案する.ReSTの構成は，専用のReSTフレームワークで生成される.実装評価により，ReSTが高いデータ転送速度でHW処理を実現できることを示す.