速度性能とタイミングスキュー調整特性に優れたデータパスの合成手法

摘要

Manufacturing process variations and their impacts on circuit performances have become a critical issue for nano-scale LSIs. Especially, the increase of the path delay variations can lead to timing errors in a digital circuit, and as a result, the yield of chip will be degraded seriously. This report treats a novel high level synthesis by which we can design high yield and high performance post-silicon skew adjustable datapaths. We propose three solutions to achieve resource binding. In the first method, the resource binding considering skew adjustability enhancement is approximately solved by the ordered coloring on an extended conflict graph. The second resource binding method is designed only for improving the clock period by the use of intentional skew under a constant delay model, and the third one is the combination of the above two methods. Through experiments, the importance of skew-adjustability-aware design, and the comparison of three methods are demonstrated.%半導体集積回路の微細化、大規模化に伴い、回路内のデータ信号の伝搬遅延のばらつきが相対的に拡大している。こうした遅延時間のばらつきによる回路の製造歩留まり低下、製造コストの増加が深刻な問題になっている。この間題に対して、信号伝搬遅延時間のばらつきに対応して、PDE を利用して、各レジスタや演算器の制御信号に適当なスキュー値を導入することにより、データパス回路のタイミングエラーが回避できる。本稿では、チップ製造後のスキュー調整にて、高い歩留まりで高い性能を引き出すための高位合成手法を検討、提案する。手法一は、ECG（Extended Conflict Graph）に対する、順序彩色によりキュー調整成功確率が高い資源割当を得ようとするものである。これと併せて、遅延値のばらつきを考えずに、スキューを考慮してクロック周期を最小化する資源割当を得る手法二、手法一と手法二を組み合わせた手法三をILP 定式化し、それぞれの手法で得られる合成結果に対して、スキュー調整成功確率を評価し、各割当手法を比較評価する。