BiCS型立体構造NANDフラッシュメモリーにおけるゲート長、ゲート間隔及び積層数の設計針

摘要

ビットコスト削減のため、立体構造NAND型フラッシュメモリが提案されている。本論文ではBiCS型NANDフラッシュメモリの設計指針を3次元デバィスシミュレーシヨンにより示す。BiCS型NANDフラッシュメモリのスケーラビリティを平面構造NAND型フラッシュメモリと比較しつつ検討した。ゲート長とゲート間隔をパラメータとしてシミュレーションを行い、各種電気的特性の要望を満たすゲートピッチを調べた。その結果、メモリ·ウィンドウとプログラム·ディスターブの観点からゲート長とゲート間隔は等しいことが望ましいことが分かった。また、BiCS空孔の直径が90nmにおいてゲートピッチ40nmが達成可能であることが判明した。40nmピッチで18層積層した場合、これは実効的に15nm世代平面構造型NANDフラッシュメモリのセルサイズに相当する。