ビアプログラマブル口ジックVPEXの配置配線ツールを用いた性能評価

摘要

We have been studying via programmable structured ASIC architecture "VPEX" which can realize arbitrary logic by customizing via layer. We have made performance evaluations of area and delay using logic synthesis tool. In this paper, we have established a layout design flow using IC Compiler in order to evaluate these performances and power performance more accurately. There are two design flows; one is a "standard ASIC flow" in which normal standard cell is used, and another is "pseudo-VPEX flow" in which logic element of VPEX is used as a placement cell. The area, delay and power performance of VPEX are evaluated by PrimeTime, and compared with ASIC and structured ASIC architecture VCLB (Via-Configurable Logic Block) which was proposed in Yuan-Ze University. As a result, the area of VPEX is estimated as 2.5 times that of ASIC and as half of VCLB which is 5 times that of ASIC. The power consumption of VPEX is 1.3-4.5 times as large as that of ASIC, and as same as that of VCLB.%当研究室では，ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルロジックVPEXの開発，研究を行っている.これまでは論理合成ツールを用いた性能評価を行い，ASICや他のプログラマブルデバイスとの面積.遅延性能比較を行ってきた.本論文では，面積•遅延性能評価の精度向上と，消費電力の評価を行うために，配置配線ツールIC Compilerを用いてレイアウトを作成した.配置セルとして通常のスタンダードセルを用いる標準ASICフローと，VPEXのロジックエレメントを使用する疑似VPEXフローの2種類の方法で，IC Compilerで自動配置配棟を行っている.配置結果に対して，PrimeTimeを用いて，ASICを比較基準とする，VPEXのロジックエレメントの遅延•消費電力性能評価を行い，他研究機関(台湾元智大学)で提案され，同様の手法で評価が行われているプログラマブルデバイスVCLBとの性能比較を行った.その結果，同じ動作速度条件で面積を比較すると，ASICに対して，VPEXは2.5倍となり，5倍であるVCLBと比較して面積が約半分であることが明らかになった.VPEXの消費電力はASICに対し1.3倍から4.5倍とばらつきがあるがVCLBとほぼ同等となった.