歩留まり改善のための2つの遅延値に調整可能な遅延素子に対する遅延調整手法

摘要

LSIの微細加工技術が進歩する一方で，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している.近年，このタイミング違反による歩留まり低下を解消するために，製造前にPDEと呼ばれる遅延調整可能な素子をクロック木に挿入し，製造後にタイミング違反を解消するようにPDEの遅延調整を行う手法が検討されている.本稿では2つの遅延値に調整可能なPDEを使用することを前提に，PDE構造，市販のLSI設計ツールを用いてPDEを付加した回路を設計するためのフロー，テスト回数を抑えて歩留まりを最大にするPDEの遅延調整手法を提案し，計算機実験によりその性能を評価する.%Due to progressing the process technology in LSI and increasing delay variations of interconnection and gate delays after fabrication, timing violations cause significant reduction in the yield of LSI chips. To recover the timing violations, programmable delay elements called PDEs are inserted into the clock tree before fabrication and their delays are tuned after fabrication. In this paper, we use PDEs with two delay value and propose a PDE structure, a design flow for circuits with the PDEs using commercial IC design tools, and a delay tuning method of the PDE for the yield improvement and the reduction of the number of tests. Experimental results show that the proposed method is effective.