半導体ドレイン層及び狭チャネルメサ幅による縦型InGaAsチャネルMISFETの高電圧利得化

摘要

我々はへテロ接合電子ランチャと真性半導体チャネルを有する縦型MISFETの研究を行っている。この構造により7MA/cm~2の高電流密度を観測したことを報告しているが、出力コンダクタンスが大きく電圧利得は0.3に満たなかった。今回、出力コンダクタンスを低減するためグート電極がチャネル全体を覆うよう半導体ドレイン層を設け、同時に23nmの狭チャネルメサを実現した結果に関して報告する。出力コンダクタンスの最大値は2.6S/mmから0.33 S/mmに低滅され、これにより最大電圧利得は0.3から5.7に向上した。最小サブスレツショルドスロープは650mV/decから134mV/decに改善した。%We fabricated a vertical metal-insulator-semiconductor feld-effect transistor (MISFET) with a heterostructure launcher and an undoped channel. While vertical MISFETs exhibit a high drain current density of 7 MA/cm~2 ， their large g_o is a disadvantage for open circuit voltage gain which was limited upto 0.3. We febricated a vertical MISFET for small g_o using heavily doped drain region and 23 nm-wide channel mesa structure. Heavily doped drain region is effective for small g_o by wrapping the whole channel region in gate electrode. Maximum g_o was decreased from 2.6 to 0.33 S/mm and maximum open circuit voltage gain was increased from 0.3 to 5.7. Minimal subthreshould slope was decreased from 650 mV/dec to 134 mV/dec.