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机译:使用帧重叠分组进行3-D DWT的内存高效架构
Dept. of Electronics and Communication Engineering, Jaypee University of Engineering and Technology, Raghogarh, Guna, India;
3-dimensional discrete wavelet transform (DWT); VLSI; discrete wavelet transform; overlapping frames; parallel and pipeline architecture;
机译:用于IOMT应用的基于FRWF的DWT的内存高效架构
机译:基于提升的多层2-D DWT的内存高效高吞吐量架构
机译:使用隔行读取扫描算法的基于二维整数提升的DWT的内存高效VLSI架构
机译:内存高效的架构,包括用于JPEG2000的DWT和EC
机译:DWT和DCT并行流水线架构,用于实时应用。
机译:代表精确匹配重叠图的内存有效数据结构适用于下一代DNA组装
机译:多重提升方案:基于行的二维DWT的内存高效VLSI实现
机译:重新绘制1994年农场成本和回报调查表框架样本以减少与1993年FCRs和1994年其他三项重大调查的重叠