Design Optimization and Modeling of Charge Trap Transistors (CTTs) in 14 nm FinFET Technologies

Faraz Khan; Min Soo Han; Dan Moy; Robert Katz; Liu Jiang; Edmund Banghart; Norman Robson; Toshiaki Kirihata; Jason C. S. Woo; Subramanian S. Iyer

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Design Optimization and Modeling of Charge Trap Transistors (CTTs) in 14 nm FinFET Technologies

机译：14 nm FinFET技术中电荷陷阱晶体管（CTT）的设计优化和建模

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The Charge Trap Transistor (CTT) technology is an emerging memory solution that turns as-fabricated high-

机译：电荷陷阱晶体管（CTT）技术是一种新兴的存储解决方案，可将制造的高

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来源
《IEEE Electron Device Letters》 |2019年第7期|1100-1103|共4页
作者
Faraz Khan; Min Soo Han; Dan Moy; Robert Katz; Liu Jiang; Edmund Banghart; Norman Robson; Toshiaki Kirihata; Jason C. S. Woo; Subramanian S. Iyer;
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作者单位

GlobalFoundries Advanced Technology Development East Fishkill NY USA;

Electrical and Computer Engineering Department University of California at Los Angeles Los Angeles CA USA;

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类
关键词
Programming; Logic gates; FinFETs; Layout; Hardware; Temperature measurement;

机译：编程;逻辑门FinFET;布局;硬件;温度测量;

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