机译:使用模块化方法设计低功耗华莱士树乘法器架构
Sardar Vallabhbhai Natl Inst Technol Elect Engn Dept Surat 395007 India;
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Sardar Vallabhbhai Natl Inst Technol Elect Engn Dept Surat 395007 India;
FPGA; Higher-order counter; Low-power multiplier; MAC unit; Power delay product; Wallace tree multiplier;
机译:华莱士树乘法器在可扩展微程序冷杉滤波器体系结构设计中的利用
机译:华莱士树乘法器在可扩展微程序冷杉滤波器体系结构设计中的利用
机译:利用华莱士树乘法器进行压缩的高效提升Dwt体系结构的设计与实现
机译:低功耗方根携带选择加法器和华莱士树乘法器使用绝热逻辑
机译:华莱士树乘法器的时序诱导误差分析
机译:一种用于前庭假体的低功耗时分多路复用矢量矩阵乘法器
机译:基于ROI基于ROI的DWT设计方法,在FPGA平台上使用Vedic和Wallace树乘法器