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机译:基于比较的自适应时钟门控的高速缓存功率优化及其65nm SoC实现
Nat. ASIC Syst. Eng. Res. Center, Southeast Univ., Nanjing, China;
Nat. ASIC Syst. Eng. Res. Center, Southeast Univ., Nanjing, China;
Nat. ASIC Syst. Eng. Res. Center, Southeast Univ., Nanjing, China;
Nat. ASIC Syst. Eng. Res. Center, Southeast Univ., Nanjing, China;
system-on-chip; cache storage; circuit optimisation; clocks; CMOS digital integrated circuits; embedded systems; microprocessor chips;
机译:基于比较的自适应时钟门控的高速缓存功率优化及其65nm SoC实现
机译:基于比较的自适应时钟门控及其65nm SoC实现的缓存功率优化
机译:Darkcache:通过适自适应的电网LLC银行通过瓷砖多核的能量性能优化
机译:SoC设计中用于低功耗IP内核的自适应时钟门控技术
机译:适用于深亚微米片上系统(SoC)的基于传输门的耐变化主动时钟去偏斜。
机译:基于校园的CBT自适应实施(ASIC):集群式SMART用于构建优化的自适应实施干预措施以提高学校对心理健康干预措施的接受程度
机译:具有3-D Tri-Gate和高k /金属栅极的22nm SoC平台技术,针对超低功耗,高性能和高密度SoC应用进行了优化