机译:多核实时系统时序验证技术调查
Univ Grenoble Alpes CNRS Grenoble INP VERIMAG Grenoble France|Verimag 700 Ave Cent Batiment IMAG F-38402 St Martin Dheres France;
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Univ Libre Bruxelles PARTS Res Ctr Brussels Belgium|Univ Libre Bruxelles CP 212 50 Ave FD Roosevelt B-1050 Brussels Belgium;
Univ Libre Bruxelles PARTS Res Ctr Brussels Belgium|Univ Libre Bruxelles CP 212 50 Ave FD Roosevelt B-1050 Brussels Belgium;
Univ Amsterdam Amsterdam Netherlands|Informat Inst Postbus 94323 NL-1090 GH Amsterdam Netherlands;
Univ York Dept Comp Sci Deramore Lane York N Yorkshire England;
Real-time systems; architecture; multi-core; timing analysis; WCET; co-runner interference; schedulability analysis;
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