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浮点加法器IP核的VHDL设计

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摘要

浮点数加法运算是浮点运算中使用频率最高的运算.结合VHDL和FPGA可编程技术,完成具有5级流水线结构、符合IEEE 754浮点数标准、可参数化为单/双精度的浮点数加法器IP核的VHDL设计.

著录项

来源
《山西电子技术》 |2006年第4期|34-35,83|共3页
作者
何清平; 刘佐濂; 林少伟;
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作者单位

广东工业大学信息工程学院,广东,广州,510006;

广州大学物理与电子工程学院,广东,广州,510006;

广州大学物理与电子工程学院,广东,广州,510006;

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原文格式 PDF
正文语种 chi
中图分类运算器和控制器（CPU）;
关键词
浮点数加法; IP核; IEEE754; FPGA;

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