基于FPGA和BWDSP100 Link口的源同步时序约束

摘要

FPGA与BWDSP100高速链路口数据传输,在300MB/s的速率下,FPGA则需要进行SDC时序约束,来确保时序准确无误, FPGA与BWDSP100的Link口属于源同步接口,本文利用TimeQuest时序分析工具对FPGA的LINK口逻辑进行约束,工程应用中6路LINK口能稳定工作在300MB/s的传输速率下。