基于7 nm NPU预布局的布图优化设计

摘要

为了解决7 nm布图设计中直通寄存器在自动布局时不能均匀分布且高宽比相差较大、纵向绕线较多的问题,提出在布图阶段提前布局直通寄存器,并将宏单元放置在模块上下两端以避开直通寄存器密集位置的优化方法;并针对7 nm工艺对宏单元位置的约束,通过工具命令语言(TCL)脚本修复宏单元在布图阶段引起的违例。结果表明:相较于摆放在四周的布图规划,优化后的布图规划中建立时间最差负违例(WNS)减少0.131 ns,负违例总和(TNS)下降约80%,纵向拥塞从9.23%降至0.98%,功耗下降约500 mW;优化布图后执行TCL脚本,宏单元引起的违例下降了288条,相较人工修复节约了90%以上的时间。