一种减小SRT浮点算法时延的优化方法

摘要

基于传统SRT除法算法的实现,提出了一种并行度更大的优化方法,即让传统SRT结构中组成商选择的相对独立两部分(包括计算选择函数表输入值和查找选择函数表)并行执行,从而缩短整体设计的时延.针对SPT算法基数为4,基数为8,基数为16的不同情况,使用Verilog硬件描述语言分别设计传统结构和相应的优化结构,然后通过DesignCompiler综合工具(采用.18标准单元库)得出时延和面积.实验结果表明,对于基数4的SRT算法,优化结构比传统结构时延大约能减小13.30%(减小的时延大约0.27ns),面积增加了5.02%;对于基数8的SRT算法,时延大约能减小22.31%(减小的时延大约为0.54ns),面积增加了31.94%;而对于基数16的SRT算法,时延大约能减小12.41%(减小的时延大约为0.33ns),但面积增加了259.59%.