一种基于FPGA的卷积神经网络加速器实现方案

摘要

近年来在人工智能领域,卷积神经网络(CNN)因为其优异的算法性能获得广泛应用。由于CNN的模型结构及卷积运算具有高度并行性,FPGA加速CNN成为硬件加速CNN的重要解决方案。本文针对典型的卷积神经网络LeNet-5,提出一种采用卷积-池化-卷积-池化-卷积五级层间流水线架构的卷积核间全并行、核内部分并行,输出部分并行加速方案,实现卷积神经网络卷积池化运算的硬件加速。实验结果表明,在129.8Mhz时钟频率及16bit定点精度的情况下,系统对单张图片的处理速度较CPU提高近337倍,能效比为13.68GOP/(s*W)。