定点符号高速乘法器的设计与FPGA实现

摘要

文章系统地研究了符号定点高速乘法器的实现算法和结构,采用了修正布斯算法,华莱士压缩树,4:2压缩器,伪4:2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器,在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能,在VertexII-xc2v1000实现了该乘法器,频率可达62.27MHz。每秒钟可完成6227万次16位的符号乘法。