基于PDSOI的锁相环电路单粒子瞬变敏感性研究

摘要

分析了一款基于0.35μm PDSOI工艺的锁相环(PLL)电路的抗单粒子瞬变(SET)能力,利用相位抖动为表征参数评估SET对PLL电路的影响与产生影响的可能性.电路级仿真采用优化过的SET注入模型,提高了仿真预测的准确程度.分析了PLL电路的SET敏感节点与敏感工作状态,仿真与激光测试表明,分频器(DIV)与输出低压正发射极耦合逻辑(LVPECL)是最敏感的电路模块,其内部节点的敏感性与节点分布和电路工作状态关系密切.最恶劣情况下相位抖动可达输出周期的一半左右,分析结果有助于抗SET加固设计.