64位整数加法器的设计与实现

摘要

为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断.模拟结果表明:在0.13μmCMOS的工艺条件下,关键路径的延时为630ps功耗为21.6mW,达到了高速低功耗的设计目标.