可任意设定计算精度的整数除法器的VHDL设计

摘要

提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。