退出
我的积分:
中文文献批量获取
外文文献批量获取
褚彤;
中国电子学会;
FPGA;
机译:协调Asic设计中的VHDL和Verilog
机译:电路设计到VHDL设计:VHDL开发
机译:从电路图设计到VHDL设计的桥梁:使用VHDL进行开发
机译:基于VHDL和ASIC仿真的DSP ASIC设计流程
机译:使用VHDL建模和FPGA实现的辐射监控系统的ASIC微控制器设计。
机译:酸敏感离子通道(ASIC)亚基ASIC1aASIC1bASIC2aASIC2b和ASIC3在食管迷走神经传入神经亚型中的表达谱
机译:实时Zetta与VHDL和Verilog HDL为高容量数据计算处理器的实时Zetta字节 - 单位存储ASIC SOC IP核心设计实现,如云/群/超级VLIW并行分配流水线阵列计算处理器
机译:用于逆向工程的pRC-70无线asIC的VHDL建模
机译:在混合语言混合信号设计中连接verilog-AMS和VHDL-AMS组件
机译:ASIC设计方法及ASIC设计装置
抱歉,该期刊暂不可订阅,敬请期待!
目前支持订阅全部北京大学中文核心(2020)期刊目录。