基于FPGA的LDPC译码器的设计与实现

摘要

为提高译码性能,基于CCSDS标准中应用于近地空间的(8176,7154)LDPC码,根据归一化最小和译码算法理论,设计实现了尺度因子可变的LDPC译码器。本次译码器的设计主要对校验结点量化数据进行优化处理,设计实现了尺度因子随迭代次数变化而变化,且尺度因子值以2的倍数为基数,采用右移相加代替校验结点数据与尺度因子的乘法运算,简化硬件实现。此外,增加了译码校验模块来检验经校验结点与变量结点迭代计算后的码字是否译码成功,译码成功或到达设定的最大迭代次数后将数据发出。基于FPGA设计实现了LDPC译码器,其中硬件设计中采用部分并行的译码电路,合理利用硬件资源。在信噪比为1.8、最大迭代次数为15时,通过仿真及板级验证,并对比尺度因子值为0.5、0.75及尺度因子可变时的译码结果,证明了可变尺度因子NMS译码算法可以实现译码功能且具有较好的译码性能。