基于FPGA的(3,6)LDPC码并行译码器设计与实现

摘要

本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。