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吴健凤; 郑博文; 聂一; 柴志雷;
江南大学 人工智能与计算机学院 江苏 无锡 214122;
江南大学 物联网工程学院 江苏 无锡 214122;
数学工程与先进计算国家重点实验室 江苏 无锡 214215;
OpenCL框架; 现场可编程门阵列; 加解密算法; 3DES算法; 流水并行结构;
机译:基于OpenCL的异构计算框架下基于FPGA的卷积神经网络加速器设计
机译:基于OpenCL的FPGA加速器的量子退火仿真设计
机译:基于WinCL的最小过滤算法的基于OpenCL的FPGA加速器,用于卷积神经元网络
机译:使用面向OpenCL的Intel FPGA SDK加速k最近邻和SRAD算法
机译:EDSSA:基于OpenCL的FPGA平台上的编码器 - 解码器语义分段网络加速器
机译:Systolic-CNN:用于在云/边缘计算中加速卷积神经网络推断的OpenCL定义可伸缩的运行时柔性FPGA加速器架构
机译:基于FpGa的盖革模式LaDaR实时重合处理算法。
机译:基于FPGA的加速度在机器人运动规划中使用OpenCL
机译:基于FPGA的加速度在机器人运动计划中使用OpenCL
机译:在机器人运动计划中在FCL上使用OPENCL的基于FPGA的加速
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