一种新型双采样CMOS采样保持电路

摘要

应用改进的双采样技术设计了一个标准CMOS模拟工艺下、采样率为80 MHz的采样保持电路.应用单一时钟控制采样以消除两相采样的不匹配;采用时钟控制的双输入端运放以消除存储效应并消除大部分失调;采用栅压自举的采样开关以减小非线性失真.仿真结果表明,在2.5 V电源电压下,当输入信号频率为37 MHz时,采样保持电路可获得11 bit的精度,消耗13 mW的功耗.