一种CMOS高速采样保持电路的设计

摘要

在现代电子系统中,随着高速数字信号处理应用环境的不断增加,模数转换器(ADC)作为连接模拟世界与信号处理系统的桥梁,也必须向高速方向发展,以满足其在无线通信、数据采集和雷达等方面的应用。采样保持电路(THC)作为高速ADC的核心模块之一,位于ADC的前端,主要作用为将外界连续变化的模拟信号转化为离散信号并保持足够的时间以供后级电路进行量化编码,其精度和采样速率决定了整个ADC所能达到的最高精度和最快转换速率。因此,设计高性能的采样保持电路对于ADC来说至关重要。
　　本论文围绕设计一款基于0.18μmCMOS工艺,采样率1.6GSPS,满足10位ADC精度要求的采样保持电路为目标,分析研究了采样保持电路设计指标与各模块电路具体参数之间的约束关系;分析了非线性对电路性能的影响,并引入源极负反馈、栅压自举开关、虚拟开关和数字失调校正电路来提高电路的线性度以满足高精度的要求;采用开环差分双通道时间交织采样结构以达到1.6GSPS的采样率,并研究了失配对时间交织结构ADC的影响,采用了输入缓冲器共享和主控时钟等措施来减小两通道间的失配;采用了一种新型的f-3dB为5GHz,总谐波失真小于-88dB的源跟随器作为输入缓冲器;提出了一款单位增益、高带宽和高线性度的全差分运算放大器,并设计了反馈环路来稳定全差分运放的输出共模电平;设计了电荷泵实现复位和供电功能。电路器件主要采用深n阱NMOS管,以保证系统的精度和隔离衬底上的噪声。
　　在Cadence环境下,基于0.18μm CMOS工艺库,电源电压1.8V,对设计的采样保持电路进行了仿真和版图设计。仿真结果表明,在输入幅度为0.6VP-P、频率为393.75MHz的正弦波,负载电容为0.5pF,采样率1.6GSPS的条件下,所设计的采样保持电路在各工艺角下SFDR>67.3dB,THD<-66.2dB,保持时间440ps,功耗约为130mW,版图面积0.69mm×0.69mm,完全满足10位1.6GSPSADC对前端采样保持电路的性能要求。