基于FPGA的高性能Viterbi译码器的设计与实现

摘要

对Viterbi译码器3个重要组成部分之一--幸存路径管理和存储模块进行优化设计,采用一种新的方法(改进的寄存器交换法)作为幸存路径管理方案,取消了译码时的回溯读操作.与采用传统回溯法的译码器相比,该译码器具有较低的译码时延、有效的存储空间管理和较低的硬件复杂度.在总体设计中对译码器的其他部分也进行了相应的优化设计,进行了综合布线后仿真,译码器输出的最大数据速率达到了90 Mbps.