基于EOC物理层芯片的时钟树综合设计

摘要

本论文研究了在EOC（Ethernet over Coax）物理层芯片BES7000的物理设计中，一种较优化的实现时钟树综合的方案。EOC是在同轴电缆上实现以太网数据传输的技术，该技术被用于具有较高的渗透率和高带宽接入的未来交互电视业务。
　　 时钟树综合是高性能芯片设计中一个极其重要的步骤，超高速，低功耗，高性能的VLSI的迅速发展对时钟树提出了更高的要求。时钟树综合的主要目标就是使时钟偏差、相位延迟最小化，以最大限度地为时序收敛服务。并尽可能减小时钟网络的功耗、噪声和连线间耦合。一个好的时钟树设计直接可以对整个设计的时序，功耗，面积以及布线拥塞度和串扰影响起到至关重要的作用。
　　 本论文对时钟树综合中的几个最关键问题进行深入研究。首先，随着芯片设计不断冲刺着更高的频率，设计规模也不断增大，同时伴随着深亚微米工艺下线间耦合的串扰影响，设计时序越来越难以满足时序收敛的要求，而时钟树的综合是时序收敛中最为关键因素。其次，本设计芯片为了量产测试考虑，除了正常功能模式之外还有测试模式的设计要求，要同时满足两种模式的时序收敛，这也对时钟树综合提出了重大的挑战。再者，随着进入更深的工艺节点，芯片设计中时钟布线的串扰影响已经严重影响了时钟树与时序收敛。
　　 本文将通过以Synopsys公司的Astro为物理设计的主要EDA平台，基于BES7000芯片的时钟树设计，首先对时钟树的基本原理进行详细分析，然后通过物理设计过程分析时钟树综合的规划，对时钟端口和时钟树综合参数进行相应的设置，然后根据时钟结构进行基本时钟树综合的实现，并根据综合结果时序收敛的情况，总结出BES7000芯片的特殊问题。然后根据发现的问题采取特殊的改进方案，并且尝试多种策略的实现，分析结果，找到最有效的综合方案。在设计的布线阶段，根据0.13μm工艺下的时钟串扰问题严重性，分析采用改进的布线手段，可以有效解决时钟树受影响的问题。
　　 本设计的结果表明时钟树综合方案有效解决了在高频率深亚微米工艺下出现的问题，成功完成了BES7000芯片物理设计的时钟需求，使之满足在250MHz频率下的时序收敛，在TSMC0.13μm工艺成功流片。芯片测试结果的正确也验证了这种时钟树综合方案的有效性。

目录

文摘

英文文摘

第1章 绪论

1.1 课题背景

1.1.1 集成电路发展现状

1.1.2 深亚微米工艺带来的挑战

1.2 课题来源

1.2.1 EOC物理层芯片简介

1.2.2 ASIC物理设计中的时钟树

1.3 论文研究内容

1.4 论文结构

第2章 时钟树基本原理

2.1 ASIC设计流程

2.2 物理设计流程

2.3 时钟驱动网络基本原理

2.3.1 时钟的引入

2.3.2 时钟的产生

2.4 时钟网络的分类

2.5 非理想时钟

2.5.1 时钟偏移

2.5.2 时钟抖动

2.6 解决时钟偏差的方法

2.7 同步时钟的时序收敛

2.7.1 简化的时序路径

2.7.2 带有时钟偏移的时序分析

2.8 时钟树中的时钟端口

2.9 本章小结

第3章 BES7000芯片的时钟树基本规划

3.1 BES7000芯片介绍

3.2 BES7000芯片时钟约束

3.2.1 BES7000时钟定义

3.2.2 预想时钟设置

3.3 本章小结

第4章 BES7000基于ASTRO的时钟树综合

4.1 BES7000时钟树综合基本实现

4.1.1 时钟树综合前期处理

4.1.2 时钟树综合参数设置

4.1.3 时钟树结构设置

4.1.4 标准单元选取设置

4.1.5 时钟树综合策略

4.2 有效时钟偏移

4.3 DFT模式下的时钟树综合

4.4 本章小结

第5章 时钟树综合优化方案

5.1 基于功耗优化的时钟树综合

5.2 时钟树综合后优化

5.3 时钟树的布线优化

5.3.1 线间串扰

5.3.2 时钟树布线优化方案

5.3.3 布线后的优化结果

5.4 本章小结

结 论

参考文献

攻读硕士学位期间所发表的学术论文

致 谢