深亚微米 CMOS 工艺下模拟集成电路的数字增强技术研究

摘要

随着CMOS 工艺中器件尺寸的不断缩小，精确的或者说高线性的模拟/射频电路面临着越来越多的设计困难，这主要是由晶体管本征增益的降低和可用电压空间的减小导致的。为了缓解上述的设计难题，提高模拟电路的性能，如线性度、带宽、功耗等等，近年来，一种数字增强技术开始引起人们的关注。这项技术是利用数字信号处理来提升模拟电路的性能，特别是线性度。从本质上讲，它将设计的复杂度从模拟/射频领域搬移到了数字领域，因此会从CMOS 工艺的不断进步中获益，如功耗和成本的降低。
　　 针对这个趋势，本论文对深亚微米CMOS 工艺下模拟集成电路的数字增强技术进行了深入的研究，系统的阐述了数字增强技术的概念、特征、以及一般性的设计方法。随后，利用两个具有代表性的设计实例来进一步对数字增强技术进行论证。
　　 第一个实例是一个使用数字预失真技术的集成CMOS 射频功率放大器。其中我们发展了一种新型的、基于多层查找表的、快速收敛的预失真算法，以及一种自适应的环路延时补偿策略。另外，我们研制了一个面向WLAN 应用的使用数字增强技术的射频发射机原型，其中的数字预失真器不仅修正功率放大器的非线性，而且还补偿发射机中其他的非理想性，如基带模拟路径的非线性，正交调制器的失配，非平坦的频率响应等等。测试结果表明数字增强技术可以显著的改善发射机的线性度，同时又能够保持较高的功率效率。
　　 第二个实例是流水线ADC的数字后台校正技术。我们提出了一种新的基于虚拟通道的数字校正算法，这个算法全自适应，收敛速度快，可以补偿流水线ADC中由于电容失配、有限放大器开环增益，以及放大器的谐波失真导致的非线性。而且该算法只需对ADC的第一级进行很小的改动，不会增加制造成本和功耗。行为级仿真和初步的电路级仿真的结果表明该算法对纳米级（65nm）CMOS 工艺下的流水线ADC的线性度有显著的改善。
　　 最后，本论文对数字增强技术在实际应用着所面临的一些问题进行了扼要讨论，并展望了这项技术的前景。