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致谢
第1章绪论
1.1微处理器概述
1.2我国微处理器发展现状
1.3论文主要章节及内容
第2章MIPS概述
2.1精简指令集计算机
2.2 MIPS微处理器
2.3 MIPS指令集
2.3.1 MIPS指令类型
2.3.2 MIPS指令分类
2.3.3 MIPS指令寻址方式
2.3.4 VEGA指令及译码
2.4微处理器的设计
2.4.1微处理器的设计过程
2.4.2微处理器的设计目标
第3章VEGA总体设计
3.1 VEGA的系统框图及主要性能指标
3.2 VEGA CPU指令流水线结构
3.2.1流水线操作
3.2.2流水线冒险(Pipeline Hazard)
3.2.3异常和互锁(Exception and Interlock)
3.3 VEGA CPU主要模块介绍
3.3.1 VEGA寄存器
3.3.2系统控制协处理器(CPO)
3.3.3取指单元
3.3.4指令译码单元
3.3.5算术逻辑运算单元
3.3.6 Cache控制单元
3.3.7 Write Buffer
3.3.8流水线控制单元
3.3.9总线接口单元(BIU)
第4章VEGA内存管理单元的设计
4.1
4.1.1 VEGA内存管理概述
4.1.2 VEGA虚拟存储空间
4.1.3翻译后援缓冲(TLB)
4.1.4 TLB操作相关的CPO寄存器和TLB指令
4.2 VEGA内存管理模块结构和操作
4.2.1 VEGA MMU的硬件结构
4.2.2 MMU在流水线上对虚拟地址的翻译的时序要求
4.3 VEGA JTLB逻辑设计
4.3.1 JTLB的组成框图及外部信号
4.3.2 JCAM的设计及主要信号产生
4.3.3JTLB的指令操作路径和时序
4.4 ITLB的逻辑设计
4.4.1 ITLB的结构框图
4.4.2 ICAM的设计及主要信号产生
4.4.3 ITLB内容的更新操作
4.5 TLB相关异常的产生
4.5.1 TLB异常信号的种类
4.5.2 TLB异常信号的产生和相应的硬件处理
第5章FPGA平台验证
5.1 FPGA结构简介
5.1.1可配置单元
5.1.2 FPGA的全局时钟
5.1.3片内BLOCK RAM
5.2 FPGA设计方法及流程
5.2.1设计综合:
5.2.2 Implement(实现)
5.3 FPGA中的约束(Constrains)
5.3.1综合约束
5.3.2 Xilinx用户约束
5.4 VEGA FPGA硬件验证平台
5.4.1 VEGA FPGA系统的构成及原理
5.4.2 FPGA在线查错和调试
结论
参考文献