用于纳米集成电路可制造性设计的测试结构版图生成器设计

摘要

集成电路工艺达到超深亚微米与纳米技术节点，工艺变异降低器件与互连参数的精确性，影响集成电路性能与成品率。采用测试结构版图自动生成的方法，可以快速高效地生成针对集成电路工艺变异及其对器件与互连参数的影响这一研究过程中所需的大量测试结构版图文件，具有积极的意义。 论文分析了当前的研究状况，介绍了集成电路工艺变异的内容及对集成电路器件、互连以及电路性能的影响。论文介绍了互连参数的内容、受集成电路工艺变异的影响及定性方法；阐述了用于互连参数定性的三类测试结构的版图结构、测试原理与目标参数。测试结构版图生成器针对这三类测试结构，根据版图层信息与测试结构规格信息，由程序实现测试结构版图自动生成的功能。生成器程序采用模块化设计方法。主程序实现文档读入与测试结构信息识别、分类、存储功能，控制三个子程序实现单类测试结构版图文件生成。生成器配合集成电路后端设计开发环境，可以对所生成的测试结构版图文件进行检查与验证。 论文展示了测试结构的工作原理流程图与程序流程图，以及利用生成器生成的部分测试结构版图结果。实际操作过程中的检查与验证表明，此生成器可以快速有效地自动生成正确的测试结构版图文件。

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论文说明：图表目录

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致谢

第一章绪论

1.1集成电路的发展历史简述

1.2集成电路设计和制造技术

1.3纳米工艺节点下的可制造性设计

1.4工艺变异定性方法

1.5世界上当前的研究状况

1.6论文完成的主要工作

第二章集成电路工艺变异

2.1集成电路工艺与挑战

2.1.1传统的集成电路工艺

2.1.2新工艺技术与挑战

2.2集成电路工艺变异

2.2.1工艺变异分类

2.2.2时间性与空间性变异

2.2.3系统性变异与随机性变异

2.2.4工艺变异的表现

2.3工艺变异的影响

2.3.1工艺变异对器件的影响

2.3.2工艺变异对互连的影响

2.4器件、互连变异对电路性能的影响

2.4.1器件变异对电路性能的影响

2.4.2互连变异对电路性能的影响

2.4.3变异引起的逻辑错误

2.5集成电路参数性变异

第三章集成电路互连参数定性研究

3.1互连参数

3.2 SIPPs参数

3.2.1 SIPPs参数简介

3.2.2 SIPPs参数内容

3.2.3 SIPPs参数在集成电路设计中的作用

3.3集成电路互连参数影响因素与定性方法

3.3.1影响因素

3.3.2测试结构方法简介

3.3.3 WAT简介

3.3.4仿真参考对比

3.4测试结构版图生成器设计背景

3.4.1自动生成测试结构版图的原因

3.4.2 CIF版图与GDSⅡ版图简介

3.4.3采用Perl的原因

3.5所采用的测试结构说明

3.5.1 pp3D结构

3.5.2 comb3D结构

3.5.3 ViaR结构

3.5.4仿真实电路

3.6测试结构版图生成器工作原理

3.6.1软件工具与运行环境、流程简介

3.6.2版图层信息文件准备(Layer.map)

3.6.3 CIF转GDSⅡ

3.6.4相关检查

3.6.5编写最终布局文件

3.6.6获取最终GDSⅡ版图文件

第四章测试结构版图生成器程序实现

4.1测试结构版图生成器程序流程

4.2主程序

4.2.1输入文件解释

4.2.2主程序工作流程

4.3子函数genpp3D

4.4子函数gencomb3D

4.5子函数genViaR

4.6实验结果

第五章总结与展望

附录

参考文献