三维集成电路绑定前硅通孔测试技术研究

摘要

基于硅通孔（Through Silicon Via，TSV）的三维集成电路(Three dimensionalintegrated circuit，3D IC)引起了半导体行业越来越多的关注。相比二维集成电路，3D IC具有诸多优点:功耗更低，面积更小，带宽更高，性能更好且支持异构集成等。然而，要使得3D IC产品被广泛使用，它的制造成本必须商业上可行，而良率是影响3D IC成本的最关键的因素之一。当前TSV工艺技术还不成熟，制造的TSV可能存在类似于微孔或针孔这样的缺陷，有缺陷的TSV降低了3D IC的良率，因此，需对TSV进行绑定前测试。然而，由于在绑定前TSV受到测试访问的限制，使得绑定前TSV测试变得异常困难。首先，晶圆薄化前，TSV掩埋于硅衬底中，仅仅它的前端与逻辑模块相连;其次，即使薄化后TSV的后端暴露出来，由于对探针严格的要求使得探针测试非常困难。
　　针对上诉问题，本文以绑定前TSV为测试对象，在以下几方面进行了主要的研究工作:
　　首先，学习三维集成电路相关知识及硅通孔工艺技术，探究引起TSV故障的原因并建立相应的故障模型。分析TSV电阻开路故障和泄漏故障的故障效应，并比较它们的异同。
　　其次，分析现有的三种绑定前TSV测试方法—分压比较法、把TSV视为DRAM单元法、基于环形振荡器的测试方法。并着重探讨了当前基于环形振荡器的测试方法的还存在的缺点与不足。深入研究环形振荡器的测试机制并对基于环形振荡器的测试方法进行改进。
　　最后，提出一种基于环形振荡器的绑定前TSV测试方法。首先将环形振荡器的TSV接收器分为一般反相器和施密特触发器，并比较这2种环形振荡器的测试分辨率;然后把施密特触发器作为TSV接收器引入绑定前TSV测试;为防止误测或误诊断，采用多个低电压测试TSV。基于45nm PTM CMOS工艺的HSPICE模拟结果表明，与现有同类方法相比，该方法具有更高的测试分辨率，且能测试大电容TSV和同时存在电阻开路故障和泄漏故障的TSV。

目录

声明

致谢

摘要

第一章 绪论

1．1 研究背景

1．1．1 集成电路发展历程

1．1．2 三维集成电路问世

1．2 三维集成电路的优势与挑战

1．2．1 三维集成电路的优势

1．2．2 三维集成电路的挑战

1．3 研究内容及研究意义

1．3．1 研究内容

1．3．2 研究意义

1．4 国内外研究状况

1．5 本文概况和章节安排

第二章 硅通孔技术

2．1．三维互连技术

2．2 硅通孔工艺

2．3 硅通孔电气参数

2．3．1 硅通孔电阻

2．3．2 硅通孔电容

2．3．3 硅通孔电感

2．4 本章小结

第三章 硅通孔测试

3．1 集成电路测试

3．2 硅通孔缺陷及故障模型

3．3 现有硅通孔测试方法

3．3．1 分压比较法

3．3．2 把TSV看作存储器单元

3．3．3 基于环形振荡器的测试方法

3．4 本章小结

第四章 基于环形振荡器的绑定前硅通孔测试

4．1 HSPICE仿真工具简介

4．2 问题的提出

4．3 电气模型

4．4 TSV接收器对测试分辨率的影响

4．5 本文测试方案

4．5．1 测试结构

4．5．2 同时具有两种故障的TSV测试

4．6 实验结果与分析

4．6．1 工艺偏差下的测试分辨率对比

4．6．2 本文方案的有效性

4．6．3 面积开销

4．7 本章小结

第五章 总结与展望

5．1 总结

5．2 下一步工作

参考文献

攻读硕士学位期间的学术活动及成果情况