高性能可测试性电路设计

摘要

我们已经进入到系统芯片时代，集成电路设计越来越复杂，芯片面积的越来越大，工艺向深亚微米延伸，芯片工作频率的增加，芯片的成品率变的很难控制，我们遇到的最为棘手得问题是SOC芯片的可测试性问题和测试方法问题。根据现有的数字系统可测试性设计理论和度量方法，数字系统的可控制性和可观测性与系统的电路结构和数据传输的路径长度有关，而它的测试复杂度(测试向量长度和宽度以及所能达到得测试出故障覆盖率)就意味着测试成本。本文对一块UWB MAC芯片进行DFT设计，对该芯片进行了扫描链的插入、存储器内建自测、JTAG等工作。在此基础上，提出一种带压缩结构的可测试性电路设计方法，在提高测试的故障覆盖率的同时，测试时间仅为原来的8%左右，大幅降低了测试成本，以及采用芯片内部的系统时钟，在速测试逻辑电路和存储器的设计方法。还提出了如何通过测试得到的数据进行电路故障点的诊断，找出电路中的故障点，从而对设计进行优化，以提高良率方法。

目录

摘要

ABSTRACT

第一章 引言

1.1 技术迅速发展所带来的挑战

1.2 可测试性设计的现状

1.2.1 可测试性设计的带来的优势

1.2.2 可测试性设计的分类和方法

1.2.3 数字逻辑电路的可测试性设计

1.2.4 存储器内建测试电路的设计

1.2.5 边界扫描电路的设计

第二章 芯片级可测试性设计的架构规划

2.1 可测试性设计芯片的介绍

2.2 可测试性设计的目标定义

2.3 可测试性设计中的总体规划

第三章 扫描链的设计

3.1 扫描链结构定义

3.2 扫描链的插入

3.3 扫描模式时序约束文件定义和静态时序分析

3.4 测试向量的产生和调试

3.5 扫描链插入完成后的形式验证

3.6 带有压缩结构的扫描链的设计

3.7 采用片内时钟对逻辑电路的在速测试

3.8 准备诊断环境

3.9 用测试结果数进行诊断分析

3.10 优化设计结构和版图

3.11 优化电路结构之后的网表发布

第四章 存储器内建自测电路设计

4.1 存储器内建自测电路的结构

4.2 存储器的非全速自测试模型的开发

4.3 存储器的非全速自测试电路和测试向量的设计

4.4 存储器的全速自测试模型的开发

4.5 存储器的全速自测试电路和测试向量的设计

4.6 存储器自测电路的集成

4.7 存储器自测电路的测试向量转换

4.8 存储器自测电路的形式验证

4.9 存储器自测电路测试向量的验证和调试

4.10 存储器内建自测电路的时序约束和静态时序分析

4.11 存储器的在速测试

第五章 边界扫描电路设计

5.1 边界扫描电路的结构

5.2 边界扫描电路的端口定义

5.3 边界扫描电路的设计

5.4 边界扫描电路测试向量的产生

5.5 边界扫描模式下的静态时序分析

5.6 边界扫描加入后的形式验证

第六章 可测试性电路的仿真验证

6.1 扫描链的验证

6.2 存储器内建自测电路的仿真验证

6.3 边界扫描电路的仿真验证

第七章 结束语

7.1 主要工作与创新点

7.2 后续研究工作

参考文献

致谢

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