基于FPGA的LDPC编码器研究硬设计实现

摘要

纠错编码是数字通信系统和计算机系统的重要组成部分,现代通信系统要求能够对话音、数据以及图像等大数据信息量实现高速实时传输,同时无线与移动通信应用的持续快速发展,使得对高数据率数字移动通信等领域所采用的纠错编码技术要求越来越高。LDPC(Low-Density Parity-Check)信道编码技术,是目前距Shannon限最近的纠错码。本文根据“高速图像传输系统”项目的需要,研究了LDPC编码算法,选择了易于实际应用的编码算法,在此基础上提出一种构造LDPC码的具体步骤,构造了一个性能优良、易于硬件实现的LDPC码,使用Verilog HDL编写了编码器程序,且在FPGA上进行了测试,并解决了实现过程中碰到的问题。
　　随机构造方法中PEG(Progressive Edge-Growth Tanner Graphs)算法构造的码字具有很好的性能,被认为是目前构造出的中等码长中性能最优的LDPC码。本文结合PEG算法和B-LDPC(Block Low-Density Parity-Check)结构提出一种近似下三角结构的QC-LDPC(Quasi-Cyclic Low-Density Parity-Check)码的设计方法,该方法使得经过节点的环长最大化,获得的码字具有较大的围长和较低的误码率,构造的码字纠错性能非常接近随机构造的LDPC码.另外该码具有编码复杂度低的特点。论文采用基于近似下三角阵的有效编码方法(Richardson-Urbanke算法,简称RU算法),在FPGA上实现了LDPC编码器。该编码器具有编码速度快,硬件开销不大的特点。
　　首先,论文讨论了数字通信系统的结构以及各个部分在通信系统中的作用,重点介绍了纠错编码技术的发展历史以及LDPC码的发展历史和趋势;其次,论文阐述了LDPC码原理,研究了LDPC码的各种编码方法并选择了编码法复杂度低、易于硬件实现的RU算法作为本文的编码方法,且在此基础上结合PEG算法提出一种构造LDPC码的详细办法,并用此方法构造了本文所使用的LDPC码;最后分析了实现LDPC编码器的关键单元,研究了快速高效的关键单元硬件实现办法,通过Verilog HDL语言编写了硬件实现程序,并通过了软件仿真以及FPGA芯片调试,在文章最后列出了实现过程中遇到的问题并给出了解决方法。

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第一章绪论

1.1数字通信系统的结构

1.2纠错编码的发展历史

1.3 LDPC码的发展历史及国内外发展现状

1.4本课题的研究目的及意义

1.5 本文的内容安排

第二章LDPC码原理及编译码方法

2.1 LDPC码的校验矩阵

2.2 LDPC码的编码方法

第三章QC-LDPC码的设计

3.1 QC-LDPC码

3.2构造H矩阵

第四章基于FPGA的LDPC编码器实现

4.1 LDPC编码步骤

4.2 LDPC编码器硬件结构和具体实现方法

第五章试验仿真

5.1性能仿真

5.2功能仿真

5.3设计中遇到的问题及解决方法

第六章总结与展望

参考文献

致谢

作者在硕士期间发表的文章