通用型高速LDPC码编码器的FPGA实现及其应用研究

摘要

高速数据传输业务对通信系统的吞吐量需求越来越高，信道编码技术是在保持系统功率不变的情况下，提高传输效率的重要手段。1963年，LDPC码由Gallager博士提出，并于上世纪90年代被重新发现。作为目前性能最优的纠错码之一，LDPC得到了广泛应用，高速LDPC码编码器的设计及FPGA实现具有较强的工程应用价值。为了应对信道时变的问题，将RC-LDPC码与自适应链路技术结合起来，能够进一步提高系统效率。本文从编码算法的通用性出发，提出了基于优化的高斯消元的编码方案，在此基础上，设计了一种校验位并行分步运算的编码器架构，并在FPGA芯片上给出了实现结果。最后，对编码器结构进行了改进，使之可以应用到AMC-HARQ系统之中。
　　本文取得成果和创新点有：
　　1、根据现有的编码算法，提出了基于优化的高斯消元的编码方法。将一致校验矩阵通过行列置换和高斯消元，使每个校验位的运算只与预处理后矩阵的对应行相关，具备了可以灵活并行处理的结构。该算法通用性强，可以适用于随机构造的LDPC码，对于提高码的纠错性能有重要作用。
　　2、设计了一种校验位分步并行运算的硬件结构，通过同时计算所有校验位，分步处理单个校验位，明显简化了硬件结构，减小了关键路径时延，从而使编码速率得到了提升。利用Vivado15.3硬件开发环境对编码器进行了仿真、综合、布局布线，并在Xilinx公司的Virter-7系列FPGA芯片上进行了板级测试，验证了编码器工作的正确性。实现结果表明，编码器最高可以在270MHz工作时钟频率下工作，估算吞吐量可达15.1Gbps，且占用的硬件逻辑资源和存储资源较少。
　　3、构造了具有7种码率的LDPC码，低码率的校验矩阵嵌套在高码率校验矩阵之中，可以利用高斯消元的编码方案进行编码。对上述固定码率的LDPC码编码器结构进行了改进，通过加入码率选择模块，使其可以在7种码率条件下工作。结合信道估计模块和自动重传请求机制，该RC-LDPC码编码器在基于AMC-HARQ的自适应链路中，能进一步提高系统的传输效率。由于仅仅对控制模块和输出模块进行了改进，与固定码率的编码器相比，硬件主体架构没有改变，因此并没有额外消耗过多的硬件资源。

目录

声明

第一章 绪论

1.1 课题研究背景及意义

1.2 LDPC码发展历程及研究现状

1.3论文结构及主要工作

第二章 LDPC码编码算法研究

2.1 LDPC码基础

2.2 常用的LDPC码编码算法

2.3 几种编码算法比较和分析

2.4 本章总结

第三章 高速LDPC编码器硬件设计及实现结果分析

3.1 优化的高斯消元编码的算法

3.2 编码器硬件结构设计

3.3编码器的FPGA实现及验证

3.4 面向高速数传系统的编码器性能分析

3.5 本章总结

第四章 RC-LDPC码编码器设计与应用

4.1远程机动通信平台中的应用需求

4.2 基于RC-LDPC码的链路自适应系统

4.3 RC-LDPC码的构造和编码

4.4 RC-LDPC码编码器硬件结构设计

4.5 本章小结

第五章 总结与展望

5.1 本文主要工作总结

5.2 进一步研究方向

致谢

参考文献

作者在学期间取得的学术成果