高频宽范围延时锁相环的设计

摘要

随着CMOS工艺的快速发展，VLSI系统的速度越来越快，系统时钟频率不断提高，模块单元之间的时钟抖动愈发严重。过大的时钟抖动会降低电路系统的速度和稳定性，因此，如何降低抖动进而使电路模块之间同步是一个热门的研究方向。延时锁相环(DLL)和锁相环(PLL)是两种广泛用于系统同步的电路。传统的延时锁相环是一阶电路，锁相环则是高阶电路，相较于高阶电路，一阶电路具有结构简单，稳定性好的优点。延时锁相环的缺点是锁定范围窄，锁定频率低，因此增大锁定范围，提高锁定频率并保持低抖动是延时锁相环设计的重要课题。
　　本文分析并设计了一种锁定频率高、锁定范围宽、抖动低的延时锁相环:(1)提出一种高频鉴相器，仅由8个MOS管构成。这种高频鉴相器由下拉电路代替传统鉴相器的复位端，消除由复位路径产生的延时造成的死区和抖动，并提升工作速度;(2)采用差分串联电压开关逻辑作为基础延时单元以满足低延时的要求，并通过电阻矫正的方法解决其上升、下降沿延时不匹配的问题;(3)提出一种旁路控制单元，对延时范围进行二次调节，增大总延时范围的同时彻底解决了失锁和谐波锁定的问题;(4)采用移位平均技术，消除器件尺寸不匹配对总延时的影响，减小输出差分电压不匹配造成的抖动。
　　基于SMIC0.18μmCMOS工艺和1.8V电源电压进行仿真验证和版图设计，实现了一种八相位延时锁相环。其芯片核心尺寸为0.03mm2；锁定范围为2.4—5GHz；在输入参考时钟为5GHz的情况下，抖动为4.9ps，功耗为38mW。

目录

第一章 绪论

§1.1研究背景

§1.2 国内外研究现状

§1.3 论文的主要研究内容与安排

第二章 延时锁相环概述

§2.1 锁相环的组成及工作原理

§2.2 DLL 基本原理

§2.3 DLL电路基本结构

§2.4 DLL的非理想效应

§2.5 本章小结

第三章 延时锁相环整体设计及仿真

§3.1 高频宽范围DLL的整体结构

§3.2 性能参数和管脚定义

§3.3 压控延时单元的设计

§3.4 鉴相器的设计

§3.5 电荷泵的设计

§3.6 DLL整体仿真

§3.7 本章小结

第四章 版图设计及后仿真

§4.1 版图设计注意事项

§4.2 移位平均技术

§4.3 整体版图设计及后仿真

§4.4 本章小结

第五章 总结与展望

§5.1 总结

§5.2 展望

致谢

参考文献

作者攻读硕士学位期间主要研究成果